Thực thi và đánh giá mạng trên chip sử dụng công cụ SYNOPSYS

Nội dung text: Thực thi và đánh giá mạng trên chip sử dụng công cụ SYNOPSYS

1. Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 65 (08/2021) 20 Trường Đại Học Sư Phạm Kỹ Thuật TP. Hồ Chí Minh THỰC THI VÀ ĐÁNH GIÁ MẠNG TRÊN CHIP SỬ DỤNG CÔNG CỤ SYNOPSYS IMPLEMENTATION AND EVALUATION OF NETWORK-ON-CHIP BY USING SYNOPSYS TOOL Phạm Văn Khoa Trường Đại học Sư phạm Kỹ thuật Tp.HCM, Việt Nam Ngày toà soạn nhận bài 17/5/2021, ngày phản biện đánh giá 26/5/2021, ngày chấp nhận đăng 28/6/2021. TÓM TẮT Mạng trên chip (network on chip - NoC) được xem là giải pháp hiệu quả trong hệ thống đa lõi thay thế cho các kiến trúc bus truyền thống. Trong bài báo này, hoạt động của một hệ thống trên chip ứng dụng khái niệm mạng trên chip được minh họa một cách hoàn chỉnh. Kiến trúc bộ định tuyến sử dụng cơ chế chuyển mạch gói, các giao diện giao tiếp mạng cũng như các thành phần lõi được thiết kế và thực thi sử dụng nền tảng phần cứng FPGA. Thêm vào đó, một giao diện đồ họa giao tiếp với người dùng được cung cấp nhằm để giám sát tình trạng hoạt động của mạng từ bên ngoài. Các kết quả về mặt thời gian, và công suất tiêu thụ của thiết kế được tổng hợp và phân tích với công cụ Design Compiler và công nghệ CMOS 90nm. Từ khóa: mạng trên chip; chuyển mạch gói; mô hình lưới; công nghệ CMOS 90nm; công suất tiêu thụ. ABSTRACT For manycore systems, Network-on-chip (NoC) is a well-known efficient method for replacing traditional bus architectures. In this paper, operation of a system-on-chip applying the network-on-chip concept has been successfully demonstrated. Packet switching-based router architecture, network resource interfaces and process elements are designed and implemented using FPGA hardware platform. In addition, a Matlab-based graphical user interface are also provided in order to monitor the network traffic from outside. The proposed hardware was synthesized and analysed using Design Compiler tool and Synopsys 90nm CMOS technology to obtain timing, and power consumption results. Keywords: Network-on-Chip; packet switching; mesh topology; CMOS 90nm technology; power consumption. 1. GIỚI THIỆU vào khả năng giao tiếp thay vì tập trung vào Ngày nay, với sự phát triển của kỹ thuật khả năng xử lý được xem là giải pháp tiềm vi mạch tích hợp, số lượng lớn các thành năng [1-3]. phần xử lý có thể được tích hợp trên một Kiến trúc liên kết đa lõi trên một thiết kế thiết kế vi mạch đơn. Bên cạnh việc mang vi mạch đóng vai trò rất quan trọng trong lại ưu điểm như giảm giá và giảm kích việc quyết định hiệu năng và công suất tiêu thước vật lý, phương pháp này cũng tạo ra thụ [1-2]. Triển khai ý tưởng từ mạng máy nhiều vấn đề đối với khả năng mở rộng, tái tính, mạng trên chip (Network on chip - sử dụng và giới hạn hiệu năng của thiết kế. NoC) với phương pháp chuyển mạch gói Để giải quyết các thách thức nêu trên đối được xem là giải pháp hiệu quả cho việc liên với các thiết kế hệ thống đa lõi xử lý trên kết các thành phần lõi thay cho các kết nối chip (Multiprocessor System on Chip - dây dẫn thông thường được đề xuất trước đó MPSoC), phương pháp thiết kế tập trung sử dụng mô hình bus. [1-4]. Doi:
2. Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 65 (08/2021) Trường Đại Học Sư Phạm Kỹ Thuật TP. Hồ Chí Minh 21 Trong thiết kế mạng trên chip, một điểm Cấu trúc liên kết mạng quyết định thiết kế truyền thông trên mạng (node) bao gồm bộ bộ định tuyến, sơ đồ kết nối giữa bộ định định tuyến (router), giao diện kết nối tài tuyến với kênh truyền dẫn, và số bộ định nguyên mạng (Resource Network Interface - tuyến mà một khung dữ liệu sẽ đi qua trên RNI) và các lõi xử lý [1, 2, 5]. Bộ định tuyến toàn mạng [1, 2, 5, 6, 7, 8]. Dựa trên các khía là thành phần quan trọng trong mạng truyền cạnh trên, có thể thấy cấu trúc liên kết ảnh gói tin. Thông thường, mỗi bộ định tuyến có hưởng lớn đến độ trễ (latency) và công suất một số cổng tương ứng với các hướng kết nối tiêu thụ. Trong các cấu trúc liên kết mạng phổ bộ định tuyến lân cận [5-6]. Các bộ đệm biến dành cho kiến trúc kết nối số lượng lõi cố được đặt tại các cổng để lưu trữ các gói tin định, cấu trúc dạng lưới 2 chiều được nghiên gửi đi/nhận một cách tạm thời. Gói tin di cứu và sử dụng rộng rãi bởi một số lý do như chuyển qua các điểm truyền thông sử dụng sử dụng thuật toán định tuyến đơn giản từ phương pháp chuyển mạch dạng lưu trữ và nguồn gửi gói tin đến đích nhận, số lượng chuyển tiếp. điểm liên kết mạng cố định dẫn đến thông tin Để khảo sát các khía cạnh trong thiết kế định tuyến có thể được mã hóa hiệu quả với mạng trên chip, nghiên cứu này thực thi và chỉ một vài bit thông tin và dễ dàng bố trí các phân tích một mô hình mạng trên chip cơ bản khối thiết kế trong qui trình sản xuất vi mạch với các đặc điểm như cấu trúc liên kết mạng [1, 2, 7, 8]. Hình 1 thể hiện cấu trúc liên kết kiểu lưới 2 chiều, phương pháp định tuyến mạng dạng lưới 2 chiều với 16 điểm giao tiếp XY, độ dài của đơn vị điều khiển luồng cố mạng được sử dụng trong đề tài. định, phương pháp chuyển mạch gói dạng Trong cấu trúc liên kết mạng được sử lưu trữ và chuyển tiếp (store and forward), và dụng, các bộ định tuyến có 5 ngõ vào/ra phương pháp bắt tay sử dụng tín hiệu bận tương ứng với 4 hướng kết nối với các bộ (busy). định tuyến lân cận và hướng còn lại dành cho 2. THIẾT KẾ thành phần lõi [5-7]. Tại mỗi hướng kết nối có 2 kênh truyền vật lý tách biệt tương ứng 2.1 Kiến trúc mạng ngõ vào/ra để thực hiện cho chức năng Mạng trên chip là một hệ thống kết nối đọc/ghi các gói tin. theo phương pháp truyền gói tin nhằm liên Local North kết các lõi như bộ xử lý, bộ nhớ, hoặc ngoại 0 Highest 1 vi trên một thiết kế đa lõi [1-2]. Tùy vào các thiết kế hệ thống khác nhau thì số lượng node West sẽ tùy biến và chức năng của các thành phần 4 Lowest trong hệ thống cũng khác nhau [1, 2, 5, 6, 7]. Router 49 East Y Inport 2 1100 1101 1110 1111 Outport 11 South 3 49 1000 1001 1010 1011 10 Hình 2. Thiết kế bộ định tuyến với 2 kênh truyền vào/ra riêng biệt ở mỗi hướng 0100 0101 0110 0111 01 Độ ưu tiên trong hướng đi của gói tin được quyết định bởi bộ định tuyến và cố định 0000 0001 0010 0011 theo thứ tự cổng kết nối với thành phần lõi 00 (Local) sẽ có ưu tiên cao nhất tiếp đến là 00 01 10 11 X cổng Bắc, Đông, Nam, và hướng Tây (West) có độ ưu tiên thấp nhất như minh họa trong Hình 1. Cấu trúc liên kết mạng dạng lưới 2 hình 2. Bên cạnh đó, thiết kế bộ điều khiển chiều với 16 điểm giao tiếp mạng còn nhằm giải quyết các tranh chấp khi nhiều
3. Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 65 (08/2021) 22 Trường Đại Học Sư Phạm Kỹ Thuật TP. Hồ Chí Minh gói tin đầu vào muốn chuyển tiếp đến cùng liệu đọc từ bộ nhớ. Gói tin ghi và đọc đều ngõ ra [6]. chứa 8 bit dữ liệu. Tất cả các gói tin có 6 bit 2.2 Kích thước gói tin ở vị trí bit 43 đến 48 để phục vụ cho việc định tuyến, 3 bit cho mỗi chiều X và Y tương Dựa trên cơ chế chuyển mạch gói dạng ứng. Trong mô hình lưới có kích thước lớn lưu trữ và chuyển tiếp, đơn vị điều khiển thì số bit cần được thay đổi sao cho phù hợp. luồng (flit) được sử dụng để truyền thông tin Các bit được khởi tạo giá trị tại thành phần trên mạng [1, 2, 5, 6]. Trong đề tài, thiết kế giao tiếp mạng và được thay đổi bởi bộ định sử dụng cấu trúc mỗi đơn vị điều khiển luồng tuyến. Trong đề tài, như được thể hiện trong tương ứng với từng gói tin. Đề tài sử dụng 3 hình 1, với 16 node mạng thì mỗi gói tin sử loại gói tin được thể hiện trong hình 3, bao dụng 2 bit cho mỗi trục X và Y để mã hoá vị gồm gói tin ghi (write), gói tin yêu cầu đọc trí node và 1 bit để chỉ chiều di chuyển của (read request), và gói tin dữ liệu đọc trả về gói tin trên trục X và Y. (return). 2.3 Thiết kế cấu trúc bộ định tuyến Trong đó, gói tin ghi được xuất phát từ lõi có nhu cầu ghi dữ liệu đến một lõi khác Chức năng của bộ định tuyến là tìm như bộ nhớ hoặc bộ điều khiển ngoại vi. Gói đường đi cho gói tin từ ngõ vào để đến các cổng ngõ ra dựa vào địa chỉ trên đơn vị điều tin yêu cầu đọc được xuất phát từ lõi xử lý có nhu cầu đọc dữ liệu từ một lõi khác và gói tin khiển luồng [1, 2, 6, 7]. Các bộ định tuyến có trả về sẽ gửi lại nội dung được yêu cầu đọc. cấu tạo từ các bộ đệm ngõ vào/ra (in/out Tất cả các gói tin đều có kích thước cố định buffer), bộ tính toán định tuyến (route 49 bit trong đó có một số bit được đặt giá trị computation), bộ cấp phát kênh ảo (virtual 0. Trong hình 3, các gói tin được phân chia channel allocator), bộ cấp phát chuyển mạch nhờ giá trị 1 được đặt trong 3 cờ write, read, (switch allocator) và thành phần chuyển return ở vị trí bit thứ 40, 41, 42 tương ứng. mạch giữa các hướng (crossbar switch). Nếu là gói tin rỗng (empty packet) thì các BOUNDAR CORE Y LAYER LAYER bit này được đặt giá trị 0. Tất cả các gói tin đều yêu cầu thông tin mã định dạng ROUTING (identifier - ID) của node đích mà các gói tin BUFFER COMPUTATION DATA_IN muốn gửi đến. Các gói tin ghi và yêu cầu đọc _ IN BUFFER_OUT cần một địa chỉ trong bộ nhớ trong trường BUSY hợp các lõi trao đổi dữ liệu là giữa bộ xử lý BUFFER_IN SWITCH và bộ nhớ. BUFFER_IN Hình 4. Kiến trúc bộ định tuyến Hình 4 thể hiện kiến trúc tổng quát của bộ định tuyến. Trong các mạng chuyển mạch gói, các lõi được kết nối sẽ gửi dữ liệu là các gói tin đến bộ định tuyến. Các gói tin sẽ được lưu trữ tạm thời trên bộ đệm trước khi nó được gửi đến ngõ ra. Các ngõ ra trên bộ định tuyến được thiết kế có một bộ dồn kênh với Hình 3. Định dạng gói tin cơ chế hoạt động là nhận các gói tin từ các Gói tin yêu cầu đọc chứa địa chỉ của nơi hàng đợi khác nhau và sau đó chọn một gói gửi vì bên nhận loại gói tin này cần biết địa tin để chuyển đến ngõ vào của bộ định tuyến chỉ nguồn trên mạng để phản hồi dữ liệu. Gói tiếp theo. Bên cạnh đó, các bộ điều khiển tin phản hồi nhằm trả lời cho gói tin yêu cầu hướng và bộ đệm cũng là thành phần chính đọc và gói tin này chỉ chứa địa chỉ đích và dữ quan trọng trong bộ định tuyến. Các giao
4. Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 65 (08/2021) Trường Đại Học Sư Phạm Kỹ Thuật TP. Hồ Chí Minh 23 thức và thuật toán định tuyến được thực hiện và level2_used tương ứng. Tín hiệu này sẽ đi tại khối này. đến khối điều khiển bộ đệm vào 2.3.1 Cấu trúc bộ đệm (control_buffer_in). Ngoài ra, trong nội dung của gói tin từ bộ định tuyến lân cận gửi Kiến trúc bên trong bộ định tuyến bao đến thì 3 bit thứ 40, 41 và 42 sẽ đi đến khối gồm 2 lớp chính là lớp biên (boundary layer) điều khiển bộ đệm vào để khối này đưa ra và lớp lõi (core layer). Lớp biên có các bộ phương án xử lý từng loại gói tin tương ứng. đệm để lưu giữ các gói tin và bộ điều khiển Từ các thông tin về tình trạng các bộ đệm, bộ đệm quản lý các tín hiệu ngõ vào. Lớp lõi tình trạng tranh chấp mà khối có chức năng xử lý thông tin địa chỉ nguồn control_buffer_in sẽ điều khiển trạng thái và đích của gói tin để đưa ra quyết định định của buffer_level1, buffer_level2 và tuyến gói tin đến ngõ ra kênh dẫn tương ứng buffer_in. hoặc được chuyển ngược lại về các bộ đệm ở lớp biên. - Nếu buffer_level1 được sử dụng thì giá trị này sẽ được ghi vào buffer_in của lớp Theo kiến trúc được xây dựng trong đề bên trong để tiếp tục cho quá trình xử lý sau. tài, mỗi cổng vào/ra đều có khối đệm dùng làm vùng nhớ cho dữ liệu vào/ra tương ứng 2.3.2 Cơ chế xử lý tranh chấp [1, 2, 6]. Độ sâu bộ đệm phụ thuộc vào thiết Quá trình truyền thông giữa các bộ định kế bộ định tuyến. Trong đó, độ rộng của bộ tuyến đôi khi xảy ra tranh chấp trong trường đệm thì tùy thuộc vào định dạng của gói tin hợp có nhiều gói tin tại ngõ vào muốn di trên kênh truyền vật lý. Độ sâu thể hiện số chuyển đến cùng một ngõ ra [8, 9, 10]. Để lượng gói tin tối đa mà mỗi bộ đệm có thể giải quyết vấn đề này, thuật toán định tuyến chứa. Với thiết kế được đề xuất trong đề tài sẽ xem xét mỗi ngõ vào một cách riêng biệt mỗi đơn vị điều khiển luồng tương ứng với trong một vòng lặp với thứ tự ưu tiên cố định từng gói tin thì kích thước bộ đệm không lớn. cao nhất (0) ở hướng kết nối với bộ xử lý, bộ nhớ hoặc bộ điều khiển ngoại vi. Tiếp theo, các hướng Bắc, Đông, Nam, Tây có độ ưu tiên giảm dần. Hướng Tây có độ ưu tiên nhỏ nhất (4) như thể hiện trong hình 2. Khi kênh dẫn ngõ vào được sử dụng thì bộ định tuyến chọn gói tin từ bộ đệm hoặc một gói tin rỗng trong trường hợp kênh dẫn trong trạng thái rảnh. Nếu dữ liệu nhận được là một trong 3 loại gói tin thì chiều ngõ ra mong muốn được tính toán và lưu trong một biến. Mỗi ngõ vào cũng có một cờ tranh chấp Hình 5. Cấu trúc bộ đệm tại ngõ vào (collision flag) tương ứng. Cấu trúc khối bộ đệm tại ngõ vào được Mỗi bộ đệm ngõ vào có tín hiệu đường thể hiện trong hình 5. Bộ đệm này hoạt động truyền bận (busy) và nó được đặt 1 khi bộ với nguyên tắc như sau: đệm được sử dụng. Như vậy, thuật toán định - Gói tin từ bộ định tuyến lân cận khi vào tuyến đầu tiên sẽ kiểm tra tín hiệu bận ở ngõ bộ định tuyến đang xét sẽ được lưu tạm thời vào hiện tại và nếu cờ báo bận thì cờ tranh trên bộ đệm biên (buffer_boundary_in). Bộ chấp sẽ được bật. Một vòng lặp được thực đệm cấp 1 (buffer_level_1) và bộ đệm cấp 2 hiện từ ngõ vào 0, tức ngõ kết nối lõi, đến (buffer_level_2) là 2 bộ đệm riêng biệt mỗi ngõ vào hiện tại. Phương pháp này bỏ qua bộ đệm lưu trữ được một gói tin 49 bit. gói tin rỗng và nếu có bất kỳ gói tin nào - Trạng thái sử dụng của hai bộ đệm cấp muốn di chuyển đến cùng ngõ ra thì cờ tranh 1 và 2 được thể hiện qua tín hiệu level1_used chấp sẽ được đặt lên 1.
5. Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 65 (08/2021) 24 Trường Đại Học Sư Phạm Kỹ Thuật TP. Hồ Chí Minh 2.3.3 Thuật toán định tuyến 2.3.4 Thành phần giao tiếp mạng Thuật toán định tuyến đóng vai trò quan Thành phần giao tiếp mạng (RNI) là một trọng trong thiết kế và ảnh hưởng đến hiệu giao diện để kết nối giữa bộ định tuyến với năng chung của mạng trên chip [11]. Trong một trong các thành phần tài nguyên mạng nghiên cứu này, vì số lượng node cố định và như bộ xử lý, bộ nhớ, hoặc bộ điều khiển vị trí các node có tính đối xứng, phương pháp ngoại vi. Chức năng của khối này là chuyển định tuyến XY được sử dụng hiệu quả. Để đổi tín hiệu từ đường tín hiệu cục bộ khi giao dịch chuyển các gói tin từ nơi gửi đến đích, bộ tiếp với các tài nguyên mạng trở thành định định tuyến sẽ xem xét các bộ đếm x và y nằm dạng gói tin để phù hợp với tín hiệu ở phần tại bit thứ 43 đến 48 trong gói tin nhận được. bộ định tuyến trước khi gói tin được truyền Chiều di chuyển của gói tin sẽ đi lên hay trên mạng và ngược lại [5-6]. xuống của trục Y sẽ được quyết định dựa trên thông tin của phần cờ y (y flag) và bộ đếm y (y counter). Trước tiên, bộ định tuyến sẽ RNI Router kiểm tra thông tin ở chiều dọc. Nếu cờ y có Router giá trị 0 thì gói tin sẽ di chuyển đến hướng Resource Nam. Ngược lại, nếu giá trị cờ y là 1, gói tin Resource sẽ di chuyển đến hướng Bắc. Khi gói tin được đi đến bộ định tuyến tiếp theo, thì giá Hình 7. Vị trí của thành phần giao tiếp mạng trị bộ đếm y được giảm 1. Khi bộ định tuyến (RNI) trong thiết kế mạng trên chip nhận gói tin với giá trị bộ đếm y là 0, thì Được thể hiện trong hình 7, bên trong thuật toán định tuyến sẽ xem xét tiếp ở cờ x của thành phần giao tiếp mạng được phân ra (x flag) và bộ đếm x (x counter) để quyết làm phần phụ thuộc và phần độc lập với tài định sẽ di chuyển gói tin theo hướng nào của nguyên [6]. Bên cạnh đó, thông thường trong chiều ngang. Nếu cờ x là 0 thì gói tin sẽ di các hệ thống đa lõi được phân cấp chủ-tớ. Vì chuyển đến hướng Đông. Trong trường hợp thế, các thành phần giao tiếp mạng cũng ngược lại, nếu cờ x đặt là 1 thì gói tin sẽ di được chia thành hai loại là RNI chủ và RNI chuyển đến hướng Tây. Trường hợp, nếu bộ tớ. Trong đó, RNI chủ sử dụng để kết nối bộ định tuyến nhận được một gói tin mà thông định tuyến và bộ xử lý; còn RNI tớ là cầu nối tin trong cả 2 bộ đếm x và y đều là 0 thì bộ giữa bộ định tuyến và các lõi tớ như bộ nhớ định tuyến biết gói tin đã đến đích. Hướng và ngoại vi. tiếp theo gói tin cần đi sẽ là đến phần lõi thông qua thành phần giao tiếp mạng. Thiết kế trong node chủ gồm bộ định tuyến, bộ giao tiếp mạng, và bộ xử lý. Trong đó, bộ giao tiếp mạng có chức năng như xây dựng gói tin dựa trên dữ liệu từ bộ xử lý, giải mã gói tin từ bộ định tuyến thành dữ liệu để chuyển đến bộ xử lý. Các gói tin mà RNI nhận và gửi đều chứa thông tin đích đến. Từ đó, RNI sẽ quyết định giá trị cho các bộ đếm x và y dựa trên vị trí hiện tại và vị trí đích mà gói tin muốn gửi đến để hỗ trợ bộ định tuyến trong quá trình truyền gói tin. Thông tin do RNI xử lý gồm các bit từ 48 đến 43 trong gói tin gửi đi gồm cờ x và y, bộ đếm x và y. Trong đó, cờ y được đặt 1 hoặc 0 dựa vào vị trí y trên lưới theo nguyên tắc: 1 nếu vị trí node đích nhỏ hơn vị trí của node hiện tại và Hình 6. Thiết kế khối chuyển mạch 0 trong trường hợp ngược lại. Khối RNI tớ
6. Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 65 (08/2021) Trường Đại Học Sư Phạm Kỹ Thuật TP. Hồ Chí Minh 25 giúp kết nối lõi tớ và bộ định tuyến. Chức Tình trạng hoạt động trên mạng được năng khối này bao gồm xây dựng gói tin dựa đánh giá dựa trên hành vi ghi và đọc của các trên dữ liệu từ lõi tớ, giải mã gói tin từ bộ thành phần lõi. Bảng 2 thể hiện tình trạng định tuyến thành dữ liệu để chuyển đến lõi tớ, mạng dựa trên sự thay đổi hành vi của bộ xử và thêm thông tin định tuyến X và Y. lý (proc) tại vị trí 1000 ghi liên tục mỗi 2 chu 3. THỰC THI MÔ HÌNH MẠNG TRÊN kỳ xung đến các node khác nhau thông qua 4 CHIP công tắc ([3:0] switch) trên bo mạch. Bên cạnh đó, các bộ xử lý tại vị trí khác cũng thực Trên thực thế, trong quá trình hoạt động, hiện ghi/đọc lên các node khác nhau. tình trạng truyền thông của mô hình mạng trên chip sẽ khó giám sát từ bên ngoài. Vì thế, Bảng 2. Giao tiếp node nguồn và đích đề tài này cung cấp một giao diện giao tiếp Nguồn Đích Chu kỳ Hoạt động với hệ thống sử dụng Matlab nhằm giám sát (Bộ xử lý) ghi/đọc tình trạng hoạt động của mạng trên chip. 0000 0100 4 Ghi và đọc 0101 0100 10 Đọc 0101 0001 10 Ghi và đọc 1001 0011 10 Ghi và đọc 1000 1100 2 Đọc Hình 8. Kết nối giữa mô hình mạng trên chip và máy tính Hình 8 minh họa sơ đồ khối hệ thống được đề xuất nhằm kiểm chứng hoạt động của thiết kế mạng trên chip. Trong đó, giao diện giám sát mạng trên máy tính được kết nối với thiết kế mạng trên chip thông qua chuẩn truyền thông nối tiếp bất đồng bộ (Universal Asynchronous Receiver Transmitter - UART). Chức năng của giao diện là tổng hợp tình trạng tại mỗi đường truyền ở mỗi cổng đồng thời ghi nhận tình trạng xung đột tại mỗi bộ đệm trên mỗi a hướng của bộ định tuyến. Tình trạng trên mỗi đường truyền vật lý và xung đột tại mỗi hướng ngõ vào sẽ được minh hoạ bằng các màu theo qui ước trong Bảng 1. Bảng 1. Tình trạng mạng trên kênh dẫn Màu Mô tả trạng thái kênh Đỏ Kênh dẫn có luồng dữ liệu lớn, nhiều gói tin di chuyển từ node nguồn đến đích. Cam Kênh dẫn có ít hơn luồng dữ liệu đi qua, nhiều gói tin di chuyển từ node nguồn đến đích. Vàng Kênh dẫn có luồng dữ liệu ít đi qua, ít gói b tin di chuyển từ node nguồn đến đích. Hình 9. Tình trạng mạng khi công tắc cấu Trắng Không có dữ liệu đi qua. hình ở vị trí a) 0100 b) 1000
7. Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 65 (08/2021) 26 Trường Đại Học Sư Phạm Kỹ Thuật TP. Hồ Chí Minh Dựa vào hình 9a, khi công tắc ở vị trí Thành phần giao tiếp mạng cần thành 0100, xung đột xảy ra giữa các gói tin hướng phần phần cứng ít hơn nhiều lần so với bộ Bắc, Đông, Nam vì các khối lân cận đang gửi định tuyến. Bởi hầu hết việc tính toán phức gói tin đến khối 0100. Tại khối bộ nhớ 0100, tạp đã được đặt trên các bộ định tuyến trong các tín hiệu bận chỉ ra thứ tự ưu tiên của ngõ khi đó các bộ giao tiếp mạng chỉ có chức vào Bắc là cao nhất và có thể thấy rằng bộ năng xây dựng, giải mã các gói tin và tính đệm tại ngõ này không bận, được thể hiện toán giá trị cho thành phần định tuyến được màu trắng. Ngược lại, các gói tin tại ngõ vào thêm vào trong gói tin gửi đi hoặc nhận về. hướng Đông và Nam cần phải chờ trong các Bảng 3. Tài nguyên phần cứng cho mỗi khối bộ đệm ngõ vào vì thứ tự ưu tiên thấp hơn. Bộ đệm ở hướng Nam có màu đỏ cho thấy có Thành phần Tài nguyên phần cứng tranh chấp xảy ra ở hướng này nhiều nhất vì Mạch tổ hợp Mạch tuần tự độ ưu tiên hướng này thấp hơn so với 2 Bộ định tuyến lõi 631 302 hướng còn lại. Khi công tắc là 1000 ở hình Bộ định tuyến biên 336 191 9b, bộ xử lý yêu cầu ghi lên chính nó, gói tin sẽ bị loại bỏ. Kết nối giữa 0100 và 1000 có Bộ giao tiếp mạng 24 37 màu trắng thể hiện không có dữ liệu đi qua. Công suất tiêu thụ gồm công suất tĩnh và Bên cạnh đó, giao tiếp yêu cầu đọc giữa khối công suất động. Phần đánh giá công suất của 1001 với bộ nhớ 1111, thì kênh truyền giữa thiết kế số được thực hiện bởi công cụ 1111 và 1011 màu vàng vì chỉ có gói tin trả Design Compiler của Synopsys [13]. Công về từ bộ nhớ 1111 cho bộ xử lý 1001 đi qua. cụ này nhận đầu vào là mã mô tả phần cứng 4. ĐÁNH GIÁ THIẾT KẾ của thiết kế và thư viện công nghệ bán dẫn kim loại ô-xít bù (Complementary Metal Thiết kế trong đề tài được thực thi trên Oxide Semiconductor - CMOS) có kích nền tảng phần cứng mảng cổng lập trình thước 90nm [14] với đặc điểm công suất tiêu được dạng trường (Field programmable Gate thụ thấp. Đối với từng yêu cầu tối ưu thiết kế Array - FPGA) trên bo mạch của hãng Altera. [15] thì phương pháp tổng hợp khác nhau sẽ Từ kết quả tổng hợp thiết kế có thể thấy rằng ảnh hưởng đến công suất tiêu thụ. Bảng 4 thể số lượng phần cứng được yêu cầu đối với hiện 2 thành phần công suất tiêu thụ trong mỗi khối trong thiết kế là khác nhau. Công thiết kế tại tần số hoạt động 100Mhz và điện cụ tổng hợp thiết kế Quartus [12] đã thống kê áp nguồn cung cấp V = 1V. chi tiết số lượng tài nguyên được sử dụng đối DD với mỗi khối trong thiết kế. Được thể hiện Bảng 4. Công suất tiêu thụ của thiết kế đối trong Bảng 3, tài nguyên phần cứng gồm với từng yêu cầu tối ưu thành phần mạch tổ hợp và tuần tự phần lớn Thành phần Công suất (µW) tối ưu dành cho bộ định tuyến và có thể thay đổi mức cao mức thấp phụ thuộc vào vị trí của bộ định tuyến trên mạng. Điều này vì các mạch xử lý và định Công suất tĩnh 1528 1653 tuyến gói tin đều được xây dựng trên bộ định Công suất động 3713 3926 tuyến. Xét về vị trí, mỗi bộ định tuyến trên mạng lưới 2 chiều có số lượng hướng kết nối Xét về mặt phần cứng, tần số hoạt động khác nhau và số lượng bộ đệm tương ứng tối đa được quyết định bởi nền tảng phần cứng cũng khác nhau. Trong trường hợp, bộ định FPGA hoặc thư viện thiết kế chuẩn CMOS từ tuyến ở phần lõi của cấu trúc liên kết mạng nhà sản xuất vi mạch như SAMSUNG. Một yêu cầu 10 kênh dẫn riêng ứng với 5 hướng khi lựa chọn được nền tảng phần cứng để thực kết nối gồm 4 hướng cho các bộ định tuyến thi thiết kế thì yếu tố chính ảnh hưởng đến tần lân cận và 1 hướng cho thành phần lõi. Tuy số hoạt động là kiến trúc của thiết kế được xây nhiên, ở bộ định tuyến biên chỉ kết nối với 3 dựng từ các mã mô tả thiết kế phần cứng. Tần hoặc chỉ 2 bộ định tuyến lân cận thì sẽ yêu số hoạt động trong một thiết kế đồng bộ được cầu ít tài nguyên phần cứng hơn. giới hạn bởi thời gian thiết lập (setup time),
8. Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 65 (08/2021) Trường Đại Học Sư Phạm Kỹ Thuật TP. Hồ Chí Minh 27 thời gian ổn định (hold time) trên flip-flop 5. KẾT LUẬN cùng độ trễ lan truyền (propagation delay). Đề tài đã xây dựng một mô hình hoàn Bên cạnh đó, quá trình định tuyến của các kết chỉnh nhằm minh họa hoạt động của hệ thống nối cũng yêu cầu một khoảng thời gian trễ. trên chip cơ bản sử dụng nền tảng liên kết Ngoài ra, một số yếu tố khác cũng ảnh hưởng mạng trên chip. Thiết kế được đề xuất trong đến tần số khi hệ thống hoạt động là sự biến đề tài gồm đầy đủ các thành phần điểm giao thiên về điện áp cung cấp và nhiệt độ hoạt tiếp mạng bao gồm bộ định tuyến, các lõi và động. Bảng 5 minh họa các tần số hoạt động thành phần liên kết mạng. Trong đó, hoạt khác nhau của thiết kế khi khảo sát trên một động của hệ thống có thể được xem xét một số họ vi mạch FPGA. cách trực quan từ bên ngoài thông qua một Bảng 5. Tần số hoạt động tối đa trên các họ giao diện đồ họa người dùng sử dụng Matlab. vi mạch FPGA Sử dụng công cụ thiết kế vi mạch như Họ FPGA Tần số hoạt động (Mhz) Quartus và Synopsys, đề tài đã đưa ra phân tích thiết kế cụ thể về mặt tài nguyên phần Cyclone II 122 cứng, tần số hoạt động cũng như công suất Stratix II 150 tiêu thụ. TÀI LIỆU THAM KHẢO [1] Maurizio Palesi; etc., “Network-on-chip architectures and design methodologies,” Microprocessors and Microsystems, vol. 35, iss. 2, 2011. [2] Manoj Singh Gaur, etc. “Network-on-chip: Current issues and challenges,” 19th International Symposium on VLSI Design and Test, India, 2015. [3] Ahmed Ben Achballah, etc. “A Survey of Network-On-Chip Tools,” International Journal of Advanced Computer Science and Applications, vol. 4, no. 9, 2013. [4] E. Salminen, etc. “Overview of bus-based system-on-chip interconnections,” IEEE International Symposium on Circuits and Systems. Proceedings, USA, 2002. [5] Manel Langar; etc. “Design and implementation of an enhanced on chip mesh router,” IEEE 12th International Multi-Conference on Systems, Signals & Devices, Tunisia, 2015. [6] S Swapna; etc. “Design and analysis of five port router for network on chip,” Asia Pacific Conference on Postgraduate Research in Microelectronics and Electronics, India, 2012. [7] Saad Mubeen; etc. “Designing Efficient Source Routing for Mesh Topology Network on Chip Platforms”, 13th Euromicro Conference on Digital System Design: Architectures, Methods and Tools, France, 2010. [8] Luca Benini; etc. “Network-on-chip architectures and design methods”, IEE Proceedings - Computers and Digital Techniques, vol. 152, iss. 2, pp. 261, 2005. [9] Phạm Đăng Lâm, Phạm Văn Khoa, etc. “Impact of structural design parameters on on-chip network latency,” Journal of Science and Technology, vol. 4, no. 4, 2014. [10] Seyyed Amir Asghari, etc. “Designing and implementation of a network on chip router based on handshaking communication mechanism,” 14th International CSI Computer Conference, Iran, 2009. [11] Maurizio Palesi; etc. “Routing Algorithms in Networks-on-chip,” Springer, 2013. [12] Altera. Introduction to the Quartus® II Software. Altera: Version 10.0, 2010. [13] Himanshu Bhatnagar, “Advanced Asic Chip Synthesis Using Synopsys Design Compiler Physical Compiler and PrimeTime,” Kluweracademic Publishers, 2002. [14] Eli Lyons; etc. “Full-custom design project for digital VLSI and IC design courses using synopsys generic 90nm CMOS library,” IEEE International Conference on Microelectronic Systems Education, USA, 2009.
9. Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 65 (08/2021) 28 Trường Đại Học Sư Phạm Kỹ Thuật TP. Hồ Chí Minh [15] Sridhar Gangadharan; etc. “Constraining Designs for Synthesis and Timing Analysis,” Spinger, 2013. Tác giả chịu trách nhiệm bài viết: TS. Phạm Văn Khoa Trường Đại học Sư phạm Kỹ thuật Tp. Hồ Chí Minh Email: khoapv@hcmute.edu.vn