Thiết kế và đánh giá chất lượng module giao tiếp nối tiếp trong chuẩn USB

Nội dung text: Thiết kế và đánh giá chất lượng module giao tiếp nối tiếp trong chuẩn USB

1. Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 65 (08/2021) 84 Trường Đại Học Sư Phạm Kỹ Thuật TP. Hồ Chí Minh THIẾT KẾ VÀ ĐÁNH GIÁ CHẤT LƯỢNG MODULE GIAO TIẾP NỐI TIẾP TRONG CHUẨN USB DESIGN AND VERIFICATION OF SERIAL INTERFACE ENGINE MODULE IN USB STANDARD Trần Đức Sang, Nguyễn Văn Thành Lộc, Trần Quốc Tấn, Trần Thị Quỳnh Như, Huỳnh Hoàng Hà, Đỗ Duy Tân Trường Đại học Sư phạm Kỹ thuật TP.HCM, Việt Nam Ngày toà soạn nhận bài 19/5/2021, ngày phản biện đánh giá 25/6/2021, ngày chấp nhận đăng 19/7/2021. TÓM TẮT Bài báo này trình bày thiết kế chi tiết và đánh giá chất lượng của module giao tiếp nối tiếp (Serial Interface Engine hay SIE) trong chuẩn USB 2.0 dựa trên công nghệ FPGA. Khối SIE có chức năng nhận dữ liệu được truyền từ bộ xử lý trung tâm (Central Processing Unit hay CPU) và chuyển dữ liệu đó đến Universal Transceiver Macrocell Interface (UTMI). Ở phía phát, dữ liệu được chuyển từ song song thành nối tiếp, sau đó đi qua khối mã hóa kiểm tra lỗi và bộ mã hóa kênh trước khi được phát qua kênh truyền. Ở phía thu, ngược lại, sau khi đi qua bộ giải mã hóa kênh và kiểm tra lỗi, dữ liệu nối tiếp sẽ được chuyển đổi thành dữ liệu song song. Thông qua các kết quả mô phỏng, chúng tôi chỉ ra rằng hoạt động của module SIE được thiết kế đáp ứng đầy đủ các yêu cầu kỹ thuật đề ra. Từ khóa: khối giao tiếp nối tiếp; USB 2.0; FPGA; Xilinx ISE; đánh giá và xác thực. ABSTRACT This paper presents a design and verification of a Serial Interface Engine (SIE) module in the USB 2.0 standard based on FPGA technology. The SIE unit receives data sent from the Central Processing Unit (Central Processing Unit or CPU) and passes it to the Universal Transceiver Macrocell Interface (UTMI). At the sender, the data is converted from parallel to serial, then passed through the error control encoder and the channel encoder before being transmitted over the channel. At the receiver, on the contrary, after going through the channel decoder and the error control decoder, the serial data is converted back to parallel. By means of various simulations, we show that the operation of the designed SIE module fully meets the technical requirements. Keywords: Serial Interface Engine; USB 2.0; FPGA; Xilinx ISE; verification. 1. GIỚI THIỆU thiết kế và xác thực. Thiết kế phức tạp đặt ra câu hỏi về tính khả thi của việc ứng dụng Universal Serial BUS (USB) là một giao giao tiếp USB trong các thiết bị chuyên dụng diện truyền dữ liệu nối tiếp tiện lợi và nhanh và các phân khúc điện năng thấp của thiết bị chóng [1], thường được sử dụng trong các điện tử, đặc biệt khi so sánh sang giao tiếp thiết bị được thiết kế bởi nhiều công ty khác RS232 / UART truyền thống [5]. nhau, như Intel, Compaq, NEC, Digital, Northern, IBM và Microsoft [2]. Trong đó Bộ giao tiếp USB bao gồm hai đơn vị - thiết kế USB có thể được thực hiện bằng Universal Transceiver Macrocell Interface cách sử dụng nền tảng Field Programmable (UTMI) và Parallel Interface Engine (PIE) Gate Array (FPGA) [3], [4], dùng các ngôn [4]. UTMI có thể kết nối với cáp USB và có ngữ mô tả phần cứng như Verilog, VHDL thể được sử dụng để đồng bộ hóa khung thời (VHSIC Hardware Description Language) để gian và truyền dữ liệu nối tiếp. Trong khi đó, Doi:
2. Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 65 (08/2021) Trường Đại Học Sư Phạm Kỹ Thuật TP. Hồ Chí Minh 85 PIE chịu trách nhiệm về việc xây dựng hoặc riêng cho ứng dụng (Application-Specific trích xuất gói tin và giao tiếp với thiết bị Integrated Circuit hay ASIC) của bộ truyền ngoại vi. Các mô-đun nói trên được thiết kế nhận USB được triển khai bằng công nghệ bằng máy trạng thái hữu hạn và được triển CMOS 0,18-pm của TSMC ở [10] và được khai bằng ngôn ngữ mô tả phần cứng Verilog cải tiến hơn ở [9]. [6], [7], [8]. Trong [9], mạch tích hợp dành Software Application Layer (CPU) Endpoint Logic 0 SIE Endpoint Logic 1 Universal Control Transmitter Logic Macro cell USB Cable Interface Endpoint Logic N (UTMI) Serial Interface Engine (SIE) Hình 1. Kiến trúc tổng quát của bộ truyền nhận USB [1]. Sơ đồ chung của khối SIE được thể hiện Khác với những bài báo đã xuất bản, chúng trong Hình 1. Cụ thể như sau: tôi thực hiện kiểm tra khả năng phát hiện lỗi bit được tạo ngẫu nhiên để gần với thực tế • Khối Logic Control SIE chứa Logic hơn. nhận dạng gói tin USB (PID), Logic nhận dạng địa chỉ và Logic tuần tự khác 2. KIẾN TRÚC TỔNG QUÁT để quản lý các gói và giao dịch USB. Module SIE thực hiện mã hóa và giải mã • Khối Logic Endpoint chứa nhận dạng số dữ liệu nối tiếp, nhồi bit, phát hiện lỗi và các Endpoint, FIFO và Logic Control FIFO. nhiệm vụ quản lý cấp tín hiệu khác. Gói tin Khối SIE nhận dữ liệu từ đơn vị xử lý định dạng phân tích và gói tin nhận dạng trung tâm của PC và gửi dữ liệu đã được thêm vào trong dữ liệu. Sau khi quá chuyển đến UTMI [11]. trình trên hoàn thành, dữ liệu ngõ vào được gửi đến thiết bị nhận. Bên nhận phản hồi xác • Khối UTMI xử lý giao thức USB cấp nhận nếu dữ liệu nhận được chính xác. Nếu thấp và tín hiệu dữ liệu. Khối UTMI dữ liệu nhận được đã chính xác, dữ liệu sẽ thực hiện các tác vụ như tuần tự hóa dữ được gửi đến khối UTMI (tầng vật lý). Nếu liệu, giải mã dữ liệu, nhồi bit, khôi phục dữ liệu nhận được có lỗi thì sẽ hủy gói tin. xung đồng hồ và đồng bộ hóa xung đồng Kiến trúc hệ thống được đề xuất của khối hồ. Nhiệm vụ chính của UTMI là truyền SIE (Hình 2) gồm 2 khối chính: Transmitter dữ liệu từ USB sang USB khác tương (TX) và Reciever (RX). Sơ đồ chi tiết của thích với logic vật lý, chẳng hạn như tín khối TX và RX được trình bày ở Hình 3 và 4 hiệu vi sai D+ và D-. gồm Data Control, Parallel-Input Serial- Đóng góp chính của bài báo này là trình Output (hay PISO), PID Check, Cyclic bày thiết kế chi tiết module SIE, phần quan Redundancy Check 5 (hay CRC5), CRC16, trọng trong chuẩn giao tiếp USB 2.0. Sau đó Bit-Stuffing, NRZI Encoder, NRZI, Bit- các mô phỏng được thực hiện để xác thực Unstuffing và Serial-Input Parallel-Output tính đúng đắn của module SIE được thiết kế. (hay SIPO).
3. Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 65 (08/2021) 86 Trường Đại Học Sư Phạm Kỹ Thuật TP. Hồ Chí Minh 3. THIẾT KẾ CHI TIẾT HỆ THỐNG MODULE SIE A MODULE SIE B 3.1. Khối PISO Khối PISO có chức năng chuyển đổi dữ SETUP Packet liệu dạng song song thành nối tiếp thông qua cơ chế dịch từng bit ra ngõ ra. Bit có trọng số DATA0 thấp nhất được truyền đi đầu tiên. Ban đầu khi có tín hiệu rst, khối PISO ở trạng thái IDLE cho đến khi nội dung thanh ghi dữ liệu ACK nhận là gói tin SYNC thì chuyển sang trạng thái TRANSMIT. Time Time Hình 5. Bước Setup trong Control Transfer của giao thức USB. Hình 6 minh họa lưu đồ giải thuật của khối PID check. Đầu tiên, dữ liệu đầu vào 8bit (Data_in) được lưu trữ trong một thanh ghi có ký hiệu Data_out [7: 0]. Nếu tín hiệu cho phép của khối kiểm tra PID ở mức cao, nửa byte cao (Data_out [7: 4]) được so sánh với phần bù của 1 nửa byte thấp (∼Data_out Hình 2. Kiến trúc tổng quát của module SIE. [3: 0]). Nếu các nửa byte cao và thấp giống nhau thì việc phân tích và phân loại gói được tiến hành bằng cách sử dụng bảng tra cứu và bảng này đã được thiết lập trước ở bảng 1. Nếu hai nửa byte không giống nhau, tín hiệu error được đặt thành mức cao và dữ liệu đầu vào bị loại bỏ. Bảng 1. Bảng phân loại gói tin trong giao Hình 3. Kiến trúc khối TX của module SIE thức USB. Loại gói tin Gói tin IN OUT Token SETUP SOF DATA0 Hình 4. Kiến trúc khối RX của module SIE. DATA1 Data 3.2. Khối PID Check và Enable PID Check DATA2 Khối PID Check có chức năng kiểm tra MDATA định danh của các gói tin như Token, Data, ACK Handshake được sử dụng trong giao thức USB (ví dụ như Hình 5). Khối PID Check được kích NAK Handshake hoạt khi tín hiệu En_PID ở mức cao. NYET STALL
4. Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 65 (08/2021) Trường Đại Học Sư Phạm Kỹ Thuật TP. Hồ Chí Minh 87 Start 3.3. Khối CRC5, CRC16 Tính toán CRC5 được áp dụng cho tất cả các trường địa chỉ và dữ liệu đầu cuối USB Error = 0; chỉ ngoại trừ trường dữ liệu SYNC, lệnh Token = 0; Rst? Data = 0; USB và CRC. Trong đó, khối CRC5 dùng để Handshake = 0; kiểm tra lỗi bit trong gói tin Token. Khối CRC16 dùng để kiểm tra lỗi bit trong gói tin F Data [1]. Đa thức biểu diễn của CRC5 được Data_in? sử dụng là: 5 + 2 + 1. Tương tự, khối CRC16 dùng đa thức biểu diễn là: 16 + T 15 + 2 + 1. Khối CRC16 được thiết kế theo Data_out[7:0] = Data dạng thanh ghi dịch, Linear Feedback Shift Registers (hay LFSRs) [12]. 3.4. Khối Bit-Stuffing và Bit-Unstuffing F En_PID = 1? Bit-Stuffing là phương pháp chèn thêm T một bit ‘0’ sau mỗi 6 bit ‘1’ liên tiếp. Hình 7 trình bày giải thuật của khối Bit-Stuffing. pid_p = Data_out[3:0] pid_n = Data_out[7:4] Ban đầu khi có tín hiệu rst, các tín hiệu state, en_ok, cnt được gán bằng 0 và tiếp tục giữ nguyên giá trị ban đầu cho đến khi data_in F packet = 0; bằng 1 thì cnt được cộng 1. Khi cnt chưa cnt == 1? error = 0; bằng 6 thì data_out được gán bằng data_in. T Ngược lại khi cnt bằng 6 (tức là có 6 bit ‘1’ F liên tiếp) thì state, en_ok và data_out được pid_p = ~pid_n? gán lần lượt cho 2’b10, ‘1’ và ‘0’. T Hình 8 trình bày giải thuật cho khối Bit- Unstuffing. Ban đầu khi có tín hiệu rst, count error = 1'b0; và idle_cnt được gán bằng 0, valid bằng 1 và khối Bit-Unstuffing ở trạng thái Setup. Khi tín hiệu ngõ vào data_in = 1, count và T idle_cnt tăng 1. Ngược lại, khi data_in = 0, pid_p[1:0] = 1? Token packet nếu valid bằng 1 thì gán count và idle_cnt F bằng 0. Nếu valid bằng 0 thì gán valid bằng T 1. Khi count khác 6, khối ở trạng thái pid_p[1:0] = 3? Data packet Determine. Tiếp tục cho đến khi count = 6 thì F khối chuyển sang trạng thái Mark và gán valid, count, data_out bằng 0. Giản đồ trạng T Handshake thái được xây dựng để tránh các mức cao pid_p[1:0] = 2? packet trong thời gian dài, ví dụ 3ms. Nếu tần số F clock là 50MHz thì sẽ có 150.000 xung trong 3ms. Sau khoảng thời gian 3ms (tức idle_cnt packet = 0; > 150.000) thì quay về trạng thái Setup. error = 1; Token_pid_name = 0; Ngược lại sẽ ở trạng thái Idle và chờ tín hiệu Data_pid_name = 0; rst. Handshake_pid_name = 0; Hình 6. Lưu đồ giải thuật của khối PID Check.
5. Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 65 (08/2021) 88 Trường Đại Học Sư Phạm Kỹ Thuật TP. Hồ Chí Minh Start này không nhận được tín hiệu kích hoạt, chúng sẽ ở trạng thái không hoạt động. State = 2'b01 T 4. KẾT QUẢ ĐÁNH GIÁ HIỆU NĂNG rst? en_ok = 0 cnt = 0 CỦA MODULE SIE F 4.1. Kết quả tổng hợp data_out = F data_in = 1? data_in Hình 9 trình bày sơ đồ khối tổng quát T F của module SIE với 2 khối TX, RX tổng hợp được từ phần mềm. Ngõ vào clk và rst là các cnt = 6? cnt++ tín hiệu xung dao động và reset tại ngõ vào. T Tín hiệu data_out và data_in là dữ liệu ngõ ra State = 2'b10 en_ok = 1 và vào 8 bit. Ngoài ra, tín hiệu en_control, data_out = 0 load, en_end_packet và error lần lượt là tín Hình 7. Lưu đồ giải thuật của khối Bit-Stuffing. hiệu điều khiển cho phép, tải dữ liệu, báo kết thúc và lỗi gói tin. Start Tài nguyên cần sử dụng trong thiết kế T rst? valid = 1 được tóm tắt ở Hình 10 và 11. Nhìn chung, module yêu cầu rất ít tài nguyên sử dụng với State = Setup F count = 0 Idle_cnt = 0 chỉ 296 LE (logic element). Module SIE valid = 1 F được thiết kế có thể hoạt động ở tần số Fmax F data_in = 1? valid = 1? = 285.55MHz. T T count ++ count = 0 Idle_cnt ++ Idle_cnt = 0 T F State = Determine F count = 6? rst? data_out = data_in T State = Mark count = 0 valid = 0 data_out = 0 T Idle_cnt > F State = Idle 150000? Hình 8. Lưu đồ giải thuật của khối Bit- Unstuffing. 3.5. Khối NRZI Encoder và Decoder (Mã Hình 9. Sơ đồ khối module SIE tổng hợp được. hóa và Giải mã NRZI) Khối NRZI Encoder ở phía phát thực hiện ánh xạ tín hiệu nhị phân thành tín hiệu vật lý để truyền trên đường truyền. Ngược lại, khối NRZI Decoder thực hiện ánh xạ ngược tín hiệu vật lý nhận được từ đường truyền thành tín hiệu nhị phân ở phía thu. 3.6. Khối Data Control Khối điều khiển dữ liệu điều khiển chức năng xử lý dữ liệu bằng cách cung cấp tín hiệu kích hoạt cho các khối như khối Bit- Stuffing, NRZI Encoder, Bit-Unstuffing, Hình 10. Tóm tắt tài nguyên sử dụng của Enable PID Check và SIPO. Nếu các khối thiết kế.
6. Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 65 (08/2021) Trường Đại Học Sư Phạm Kỹ Thuật TP. Hồ Chí Minh 89 4.2.2. Tóm tắt các testcase Thiết kế sẽ được mô phỏng qua 4 Testcase được liệt kê trong Bảng 2. Bảng 2. Bảng mô tả tóm tắt testcase. Hình 11. Tần số hoạt động tối đa của thiết kế. Testcase Nội dung 4.2. Kết quả mô phỏng 1 Kiểm tra truyền dữ liệu trong 4.2.1. Mô hình testcase mô hình self-test. Các gói tin Các mô hình dùng để mô phỏng self-test gồm: Token, Data và và truyền bất đồng bộ giữa khối SIE lần lượt Handshake. được trình bày ở Hình 12 và 13. Trong cả 2 2 Kiểm tra phát hiện lỗi ngẫu mô hình đều gồm có các khối như: Data nhiên ở gói tin Data trong mô Generator & Analysis (bộ tạo và phân tích dữ hình self-test. liệu), Transmitter (bộ phát), Receiver (bộ Tỉ lệ xuất hiện lỗi là 0.0003%. thu), Noise Generator (bộ tạo nhiễu). Trong mô hình truyền bất đồng bộ, khối SIE ở 3 Kiểm tra phát hiện lỗi ngẫu Transmitter và Receiver dùng 2 xung clock nhiên trong truyền dữ liệu bất khác nhau và lệch pha nhau. đồng bộ giữa 2 khối SIE. Các gói tin lần lượt được kiểm tra Khối Data Generator & Analysis chứa tương tự như ở testcase 2. các task tạo chuỗi dữ liệu kiểm tra, tạo xung 2 module SIE có tần số hoạt đồng hồ hoạt động và task hiển thị. Việc o truyền dữ liệu đi và đọc các dữ liệu sẽ được động lệch pha nhau 180 . hiển thị dưới dạng ký tự bằng các task hiển 4 Mô phỏng bước Setup trong thị để dễ dàng kiểm tra. Khối Noise chế độ truyền có điều khiển Generator chứa task tạo chuỗi dữ liệu lỗi (Control Transfer) giữa module ngẫu nhiên bằng cách thực hiện xor dữ liệu SIE A và B. ngõ vào data_in với tín hiệu nhiễu có tỉ lệ xuất hiện lỗi gần với thực tế (3 × 10−6) dùng 4.2.3. Testcase 1: Self-test nhận dạng gói để kiểm tra khả năng phát hiện lỗi của Mở đầu mỗi transaction là một gói tin module SIE. Token nhằm báo hiệu mục đích của giao tiếp như IN, OUT và SETUP. Phần nội dung quan trọng nhất của mỗi transaction là dữ liệu được gửi đi (Data). Cuối của mỗi transaction là gói tin Handshake dùng để phản hồi gói tin Data. Các gói tin Handshake chỉ chứa 2 byte là SYNC và PID. Testcase này được thực hiện đầu tiên nhằm đảm bảo Hình 2. Mô hình testcase self-test. khối SIE hoạt động tốt trước khi thực hiện kiểm tra lỗi và truyền bất đồng bộ. Từ kết quả được trình bày ở Hình 14-16 cho thấy module SIE thực hiện đúng chức năng trên. Hình 3. Mô hình testcase truyền bất đồng bộ.
7. Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 65 (08/2021) 90 Trường Đại Học Sư Phạm Kỹ Thuật TP. Hồ Chí Minh SETUP Packet IN Packet OUT Packet Hình 14. Dạng sóng mô phỏng phát hiện gói tin Token (Testcase 1). DATA0 DATA1 DATA2 MDATA Packet Packet Packet Packet Hình 15. Dạng sóng mô phỏng phát hiện gói tin Data (Testcase 1). ACK NAK STALL NYET Packet Packet Packet Packet Hình 16. Dạng sóng mô phỏng phát hiện gói tin Handshake (Testcase 1). 4.2.4. Testcase 2: Self-test phát hiện lỗi - Num of Packets: số gói tin được kiểm tra ngẫu nhiên - Num of Errors Generated: số gói tin xuất Testcase này được thực hiện nhằm đảm hiện lỗi bảo module SIE phát hiện lỗi chính xác. Để - Packet Error: Vị trí của gói tin lỗi tiết kiệm thời gian thì các gói tin Data được kiểm tra mang 16 byte chuỗi dữ liệu có nội - Position Error: Vị trí của byte lỗi trong dung giống nhau từ 0 đến 15. Dữ liệu mô gói tin phỏng trả về của Testbench sẽ được hiển thị - Num of Errors Detected: Số gói tin lỗi dưới dạng chữ qua các task hiển thị như trình phát hiện được bày ở Hình 17. Kết quả mô phỏng được cho ở Hình 18 cho thấy module SIE hoạt động tốt. Với thông số:
8. Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 65 (08/2021) Trường Đại Học Sư Phạm Kỹ Thuật TP. Hồ Chí Minh 91 Hình 17. Thông tin số lượng, vị trí gói tin và byte xuất hiện lỗi (Testcase 2) Tín hiệu nhiễu Tín hiệu thứ 1 và 2 nhiễu thứ 3 Phát hiện lỗi Phát hiện lỗi thứ 3 thứ 1 và 2 Hình 18. Dạng sóng phát hiện lỗi ngẫu nhiên (Testcase 2). 4.2.5. Testcase 3: Truyền bất đồng bộ phát hiện lỗi ngẫu nhiên Testcase này được thực hiện nhằm đảm bảo 2 module SIE hoạt động tốt khi thực hiện truyền bất đồng bộ với nhau. Các gói tin Data được kiểm tra có nội dung tương tự như testcase 2 và được trình bày ở Hình 19. Kết quả mô phỏng được cho ở Hình 20 cho thấy Hình 19. Thông tin số lượng, vị trí gói tin và module SIE hoạt động tốt ở mô hình truyền byte xuất hiện lỗi (Testcase 3). bất đồng bộ. Tín hiệu nhiễu thứ 1 Tín hiệu nhiễu thứ 2 Phát hiện lỗi thứ 1 Phát hiện lỗi thứ 2 Hình 20. Dạng sóng phát hiện lỗi ngẫu nhiên (Testcase 3).
9. Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 65 (08/2021) 92 Trường Đại Học Sư Phạm Kỹ Thuật TP. Hồ Chí Minh 4.2.6. Testcase 4 module SIE như được trình bày ở phần thiết kế khối PID Check. Kết quả mô phỏng Ở testcase này, chúng tôi thực hiện mô được trình bày ở Hình 21 cho thấy rằng phỏng bước Setup trong chế độ truyền có module SIE hoạt động tốt theo giao thức. điều khiển (Control Transfer) giữa 2 Gói tin SETUP host gửi đi Gói tin DATA0 host gửi đi Gói tin ACK device trả lời Gói tin Token Gói tin Data Gói tin Handshake Device nhận được gói tin SETUP Device nhận được gói tin DATA0 Host nhận được ACK Hình 21. Dạng sóng mô phỏng của bước Setup (Testcase 4). 4.3. Đánh giá kết quả mô phỏng Sau đó, bài báo trình bày kết quả mô phỏng, Tất cả testcase đều được kiểm tra, so đánh giá một cách tổng quát chức năng và sánh và đều có kết quả đúng với yêu cầu thiết hoạt động của module SIE được thiết kế. kế. Dựa vào đây có thể kết luận thiết kế có Trong khi hầu hết các thiết kế vi mạch ít hoạt động tốt trên mô phỏng, đảm bảo chức được chia sẻ công khai và chi tiết, thiết kế năng, nhiệm vụ của module SIE ở cả mô hình module SIE trong bài báo này có giá trị cho self-test và truyền bất đồng bộ. việc học tập các môn liên quan tới thiết kế hệ thống số và thiết kế vi mạch số. Chúng tôi 5. KẾT LUẬN hướng đến thiết kế bộ truyền nhận USB 2.0 Trong bài báo này, chúng tôi đã thực và USB 3.0 đầy đủ để thực thi thực tế trên hiện thiết kế module SIE trong chuẩn truyền nền tảng FPGA. thông USB 2.0 dựa trên công nghệ FPGA. TÀI LIỆU THAM KHẢO [1] Compaq, Hewlett-Packard, Intel, Lucent, Microsoft, NEC, Philips, “Universal Serial Bus Specification”, Revision 2.0, April 27, 2000. [2] L. Nardozza, “USB-IF Offers Guidance to Industry for Design Compliance of USB Devices,” USB Implementers Forum (USB-IF), Barcelona, Spain, Feb. 21, 2016, pp. 1- 3, [3] A. Bouhraoua and M. Al-Shammari, “A fundamentally secure payment device interfaced to regular PCs,” in Proc. IEEE Region Conf., Kansas, MO, USA, Apr. 2008, pp. 1-5. [4] P. M. Szecowka and K. J. Pyrzynski, “USB receiver/transmitter for FPGA implementation,” 2012 International Conference on Signals and Electronic Systems (ICSES), Poland, Sep. 2012, pp. 1-6. [5] S. Kaul, P. Maheta, R. J. Rajesh and R. R. Das, "Novel multi-interface USB prototype device for merging commonly used peripheral devices," 2015 International Conference on Industrial Instrumentation and Control (ICIC), Pune, 2015, pp. 17-22. [6] Zainalabedin Navabi, Verilog Digital System Design: Register Transfer Level Synthesis, Testbench, and Verification, 2nd Edition, McGraw-Hill, 2005. [7] Xilinx ISE Web Pack, Ver 12.3. [Online]. Available: www.xi1inx.com.
10. Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 65 (08/2021) Trường Đại Học Sư Phạm Kỹ Thuật TP. Hồ Chí Minh 93 [8] Xilinx Spartan -3 Family Complete Duta Sheet, Xilinx, San Jose, CA, USA, 2007. [9] G. Sung, L. Tung, H. Wang and J. Lin, "USB Transceiver with a Serial Interface Engine and FIFO Queue for Efficient FPGA-to-FPGA Communication," in IEEE Access, vol. 8, 2020, pp. 69788-69799. [10] G. Sung, H. Wang and J. Lin, "Serial interface engine asic with usb physical transceiver based on fpga development board," 2017 IEEE International Conference on Systems, Man, and Cybernetics (SMC), Banff, AB, 2017, pp. 410-413. [11] USB 2.0 Transceiver Macrocell Interface (UTMI) Specification, Version 1.05, Intel Corporation, Chennai, India, Mar.29, 2001. [12] Muthiah, D., and A. Arockia Bazil Raj. "Implementation of high-speed LFSR design with parallel architectures," 2012 IEEE International Conference on Computing, Communication and Applications, 2012, pp. 1-6. Tác giả chịu trách nhiệm bài viết: TS. Đỗ Duy Tân Trường Đại học Sư phạm Kỹ thuật TP.HCM Email: tandd@hcmute.edu.vn